엘림전자주식회사

2.1 CMOS image sensor의 역사
2.2 CMOS image sensor의 Pixel구조 및 동작원리
2.3 CMOS Image Sensor의 Pixel structure에 따른 Noise Level 및 특성
2.4 CMOS Image Sensor의 구성
2.5 Correlated Double Sampling(CDS) 기술
2.6 CMOS Image Sensor glossary
2.7 Sample and Hold(S/H) circuit이란?
2.8 Track and Hold(T/H) circuit이란?
2.9 Basic Inverter Design Method

3 CCD Image Sensor의 개념 3.1 CCD의 소개 3.2 CCD의 종류 3.3 CCD의 구성 3.4 CCD의 동작 3.5 CCD의 특성 3.6 CCD PROCESS INTEGRATION 1 CCD와 CMOS 비교

이미지 센서는 픽셀이 들어있는 시그널 칩들로 구성되어 있으며, 가끔은 칩 하나에 amplifier, A/D converter, internal voltage generator, timing generator 그리고 digital logic등이 결합되기도 하는데, 이는 공간과 전력 그리고 비용절감에 큰 장점을 갖고 있다.
CCD가 전문공정(가격이 비싸다)을 통하여 만들어지는데에 반해, CMOS 이미지 센서는 CCD보다 가격이 저렴한 wafer공정을 통하여 대량생산이 가능하여, 스케일의 경제성에서도 장점이 있다. 이러한 결과, CMOS 이미지 센서는 디지털 카메라, 스마트 폰, PDA, 노트북, 보안카메라, 바코드 탐지기, HDTV 해상도 카메라, 완구용품등으로 널리 확장되고 있다.

CCD CMOS

전력 소비 300 mW 50 mW

전력 공급 모드 15V / 5 V -9V Single Voltage

시스템 통합 최소 3개의 칩으로 구성 System on a Chip (SoC)

화질 좋음 개선중

The advantages of CMOS image sensors include (장점)

(1) 낮은 전력 기능, 단독 전압전류, 낮은 전력소비
(2) 통합된 CMOS 회로와의 양립성
(3) 영상 데이터의 랜덤 엑세스
(4) 스탠다드 CMOS 기술의 이용함으로써 비용감소

2 CMOS image sensor의 개념

이미지 센서는 wafer 공정회사 또는 반도체 회사 에서 제조된다. 여기에 있는 조그만한 회로와 장치들은 실리콘 칩 위에 새겨진것이다. CCD의 가장 큰 문제는 더 이상 경제적인 스케일이 충분치 않다는 점이다. CCD가 만들어지기 위해서는 전문적이고 값비싼 공정을 통해야 한다.

반면, 보다 많은 반도체 공장들은 몇백만의 컴퓨터 프로세서와 메모리 칩을 만들기 위해 Complementary Metal Oxide Semiconductor (CMOS)라고 불리는, CCD와 전혀 다른 방법을 사용하고 있다. 이 방식은 현재까지 세계에서 가장 일반적이면서도 높은 생산 방식이다.

2.1 CMOS image sensor의 역사

CMOS Image Sensor(CIS : Contact Image Sensor라고도 함)는 1967년 FairChild, RCA등이 활발히 개발을 하기 시작하였다.
그 후, 1979년 Hitachi가 개발에 주력을 하다 Fixed Pattern Noise (FPN)를 비롯한 각종 noise로 인하여 image quality가 CCD에 비해 열등해지고 회로의 복잡성에 의해 Packing Density가 낮아졌다. 또한 비용면에서도 CCD에 비해 그다지 차이점이 없었을뿐만 아니라, chip size가 큰 이유로 1989년, MOS형 센서의 개발을 포기하고 CCD 개발으로의 전환을 꾀하였다.
이후 1990년 NHK/Olympus에서 amplified MOS Imager (AMI)를 발표하였고, 1993년 edinburgh 대학에서 최초의 CMOS type Camera chip을 발표한 이후로 같은해 JPL에서 CMOS type Active Pixel Sensor(APS)를 발표하고 1995년 미국 대학 및 연구기관에서 본격적인 CMOS Image Sensor에 대한 개발이 시작되었다.

2.2 CMOS image sensor의 Pixel구조 및 동작원리

1-Tr Structure

1 Tr Structure의 경우 그림과 같이 아주 간단한 구조로 구성된다.
1 pixel을 구성하는 요소가 MOSFET 1ea, PhotoDiode 1ea로 구성되므로 동일한 pixel size에 대해서 2 ~ 4TR 구조의 pixel 보다 수광부 면적을 크게 할 수 있는 장점이 있다. 또한 70 ~ 80 %에 이르는 fill factor를 얻을 수 있다. 그러나 signal readout시 noise level이 대략 250 e- [r.m.s] 정도로 매우 크게 나타나며, signal 증폭용 sense amp(S/A) 및 signal 저장용 capacitance가 bus line 끝단에 존재하므로 parastic capacitance의 영향을 많이 받아 결과적으로 Fixed Pattern Noise(FPN)가 크게 나타나는 단점이 있다.
이러한 구조로는 photo-diode type passive pixel구조와 Charge Modulation Device(CMD)가 있다. 그러나 CMD의 경우 standard CMOS process를 사용하지 않고 특별한 process를 적용하기 때문에 non-CMOS active pixel sensor(APS)라고 불리기도 한다.
1 Tr구조의 동작은 수광부에 빛이 입사하게 되면 이에 따라 EHP(Electron-Hole Pair)가 생성되고, 이렇게 생성된 신호전하는 Tr의 gate bias에 따라 출력단으로 전달되는 방식으로 되어 있다.

· 3-Tr Structure

1 Tr 구조가 가지고 있는 parastic capacitance에 의한 noise를 제거하기 위하여 1968년에 일본의 Noble이 제안한 구조로써 1980년대 후반에 NHK에서 개발한 구조이다.Pixel 내에 source follower를 삽입한 구조로써 photo-diode type active pixel sensor(APS)라고 부르기도 한다.
1 pixel내에 3개의 Tr과 1개의 photo-diode가 첨가되어 있으므로 1 Tr 구조에 비해 상대적으로 fill factor가 낮으며, parastic capacitance에 의한 noise 제거를 위해서 삽입된 source follower의 pixel간 threshold voltage uniformity에 따라 noise가 발생할 소지가 증가하게 된다.
Toshiba 및 VLSI Vision 등 여러회사에서 사용하고 있는 구조이기도 하다.

3-Tr 구조의 동작원리는 다음과 같다.

step 1. Reset Tr이 ON 되면서 reset Tr의 source node potential이 VDD가 된다. 이렇게 하므로써 initialization이
끝나며 이때 reference value를 detection하게 된다.
step 2. 외부에서 수광부인 photo-diode에 빛이 입사 하게 되면 이에 비례하게 EHP가 생성된다.
step 3. 생성된 신호전하에 의하여 reset Tr의 source node(또는 select Tr의 gate bias node)의 potential 이
생성된 신호전하의 양에 비례하게 변화한다.
step 4. Select Tr의 gate bias가 신호전하량에 따라 변하게 되면 결과적으로 select Tr의 source node
(access Tr의 drain node)의 potential이 변하게 된다.
step 5. 이때 access Tr이 ON state가 되면 column 쪽으로 data가 readout 되게 된다.
step 6. Reset Tr이 ON 되면서 reset Tr의 source node potential이 VDD가 된다.
step 7. step 1. ~ step 6.이 반복된다.

· 4-Tr Structure

Readout noise 억제를 위해 1980년대에 일본의 Hamamatsu가 제안한 구조이다. CCD의 출력단과 거의 흡사한 구조를 가지고 있으며, 4개의 Tr과 1개의 photo-diode로 구성이 되어 있다. 이 구조의 경우 CCD와 마찬가지로 출력단을 floating diffusion node를 이용하므로 image lagging이 발생할 소지가 높다. 또한 3-Tr 구조와 마찬가지로 pixel내에 존재하는 Tr들의 threshold voltage uniformity에 따라 noise가 발생할 소지가 높으며, 1pixel당 Tr수가 상대적으로 다른 구조에 비해 많기 때문에 fill factor가 낮은 단점이 있다.
기존의 4-Tr 구조가 가지고 있는 image lagging문제를 해결하기 위하여 1993년에 JPL에서는 photo-gate type CMOS active pixel sensor(APS)를 제안하였다. 4-Tr photo-gate type CMOS APS의 경우, photo-diode 상단부에 photo-gate라는 전극을 올려 축적된 signal을 output floating node로 transfer가 잘 되도록 도움을 주기 위한 구조이다. 그러나 photo-diode 상에 존재하는 photo-gate를 poly 전극을 이용할 경우 제조된 소자의 광응답 특성이 나빠지는 단점(특히 blue response)이 있으며 이를 극복하기 위해서 transparent한 전극(Indium Tin Oxide : ITO)을 사용하기도 한다.
이러한 CMOS Image Sensor의 가장 큰 단점은 dark current가 크다는 것인데 이를 극복하기 위해서 CCD에서 적용하는 HAD(Hole Accumulated Device) 또는 PPD(Pinned Photo-Diode) 구조를 적용한다.

4-Tr photo-gate type CMOS APS의 동작원리는 다음과 같다.

step 1. Reset Tr이 ON 되면서 output floating diffusion node potential이 VDD가 된다. 이때 reference value를
detection하게 된다.
step 2. 외부에서 수광부인 photo-diode에 빛이 입사하게 되면 이에 비례하게 EHP가 생성된다.
step 3. 생성된 신호전하에 의하여 Transfer Tr의 source node의 potential이 생성된 신호전하의 양에 비례하게
변화한다.
step 4. Transfer Tr이 ON이 되면 축적된 신호전하는 floating diffusion node로 전달되게 되며 전달된 신호
전하량에 비례하게 output floating diffusion node의 potential이 변하며 동시에 select TR의 gate bias가
변화하게 된다. 이는 결국 select Tr의 source potential의 변화를 초래하게 된다.
step 5. 이때 access Tr이 ON state가 되면 column 쪽으로 data가 readout 되게
된다.
step 6. Reset Tr이 ON 되면서 output floating diffusion node potential이 VDD가 된다. 이러한 과정이 반복된다.

Photo-gate type 4-Tr 구조의 경우는 다음과 같다.

2.3 CMOS Image Sensor의 Pixel structure에 따른 Noise Level 및 특성

· ReadOut Noise Level : [# of e- r.m.s. value]

Source : Stephen Kempain, " ECLIPSING CCDs in visual information ?",END magazine, Oct.9, 1997

Pixel type	1TR/iPD	3TR/1PD	4TR/1PD	Typical CCD
Noise Level	250~500	60~100	15~20	3~5

	3TR/PD Structure	4TR/PD Structure
Max. Quantum Efficiency	≒ 40 %	≒ 20 %
Read Noise [e- EA, rms]	≒ 60 EA	≒ 15 EA
Pixel Type	Photo Diode	Photo Gate
Saturation Level Typically	500 mV for 3.3V, 2V, for 5V
Conversion Gain	Typically 3uV/e- ~30uV/e-
Dynamic Range	20Log((Sat.level)/(Read Noise level)), typically 70dB
Power Dissipation	Typically 20 mW ~ 200mW
Dark current	Typically less than 1nA/㎠

2.4 CMOS Image Sensor의 구성

아래는 일반적인 흑백 CCD camera module의 구성을 나타낸다.

흑백 CCD의 경우, 일반적으로 4-chip solution으로 제공되며 color CCD의 경우는 아래 그림에서 보는 바와 같이 6-chip solution으로 제공되고 있다.

CMOS Image Sensor는 위의 그림에서 vertical driver, Timing generator, CDS/AGC/ADC, MICOM 및 EEPROM, Digital signal processor등을 one-chip화 시킬 수 있다.
현재 전세계 기술력은 digital signal processor를 동시에 one chip화 할 경우 발생하는 문제점을 확실히 제거를 하지 못하고 있는 실정이므로 일반적인 CMOS Image Sensor의 chip solution 은 2-chip solution으로 제공되고 있다.

2.5 Correlated Double Sampling(CDS) 기술

Correlated Double Sampling(CDS)이란 pixel에서 readout시 발생하는 noise를 제거하기 위하여 reference value와 signal value를 각각 읽어 두 값의 차이로부터 순수한 신호레벨을 찾아내는 방법을 말한다. VLSI Vision사에서 사용한 CDS를 살펴보면 아래의 그림과 같다.

2.6 CMOS Image Sensor glossary

Correlated Double Sampling(CDS)
Low frequency NOISE 제거를 위한 신호추출 방법.Pixel에서 신호를 Sampling 할 때, Reset & Integrating시 신호를 각각 읽어 들여 Reset noise와 DC Offset을 빼주기 위함이다.

Dark Current
[pA/cm2] or [nA/cm2] Definition ; Idark = (Signal Charge / Integration time)← Q = i×t , typically under the 1nA/cm2. c.f. : Dark Level , ( Q = CV )

Dynamic Range : [dB]
Definition ; = 20 log [Saturation Signal / Dark Signal (rms Noise floor)] , typically 60 ~ 70 dB.

Fill Factor (Aperture Efficiency) : [%]
Definition ; = Light Sensitive Area / 1 pixel Area ) X 100

Fixel Pattern Noise (FPN) :
전하 transfer circuit과 source follower circuit을 구성하는 Tr의 threshold mismatch 에 의해 주로 발생함. 이는 dark 상태에서 system gain을 높이면 눈으로 식별 가능하다. Gain type FPN 은 pixel size 가 작을때 pixel의 geometry 변화에 의해 발생한다.

Reset Noise (kTC Noise) :
개별 pixel 로부터 신호를 Readout 한 후, Reset 할 때 발생하는 thermal noise. k : Boltzmann constant , T : Kelvin, C : Junction Capacitance.

Quantum Efficiency : [%]
Definition = (Photo - generated electrons / Incident photons on the pixel Area) X 100 일반적으로 양자효율(quantum efficiency)라 함은 입사된 photon 1개당 생성되는 EHP의 개수를 의미한다.

2.7 Sample and Hold(S/H) circuit이란?

2.8 Track and Hold(T/H) circuit이란?

2.9 Basic Inverter Design Method

참고서적 : R. Jacob Baker, Harry W. Li, David E Boyce,"CMOS Circuit Design, Layout and Simulation", 1997.

a. Minimum size Inverter Design

b. CMOS Buffer Design for Large Capacitive Load.

3 CCD Image Sensor의 개념

Charge-coupled device는 자체의 작은 포토사이트 표면으로 빛을 모으고, 빛에 노출된 후에 읽혀진 전하의 방식을 통하여 이름이 붙혀진다.

· 먼저, 첫열의 전하들은 read-out 레지스터로 변환된다.
· 거기서, 신호들은 증폭기를 거쳐 A/D 변환기로 공급된다.
· 열이 읽혀지자마자 read-out 레지스터 열의 전하들은 삭제된다.
· 그리고, 그 다음열은 read-out 레지스터로 들어가 위의 모든 열은 그 다음 열로 진행되며 내려간다.
· 각 열에 있는 전하는 방금 언급된 열에서 "coupled" 되어, 전하 하나가 아래로 내려가면 그 다음전하는 아래로 내려가 비어진 공간을 채운다.
· 이런 방식으로 각 열은 한번에 한 열을 읽을 수 있는것이다.

3.1 CCD Process의 소개

CCD Process의 소개

CCD process는 wafer 선택부터 defect를 최우선으로 생각한다. CCD의 최대 문제인 defect를 줄이기 위하여 wafer는 물론이고 공정중에 발생하는 damage를 최소로 줄여야 한다. 그리고 최고의 청정도를 유지하여야 한다.

Process의 특징

CCD 공정에 있어서 가장 중요한 것은 defect(결함)이다. CCD는 영상으로 평가하는 반도체 소자로써 어떠한 defect라도 있어서는 안된다. 이와 같이 CCD에 영향을 주는 defect가 발생하는 원인은 다음과 같이 여러가지가 있다.

1. double poly 공정에 의한 것으로 低damage etch 공정이며 CD의 균일성을 보장하여야 한다.
2. 둘째는 optical metal 공정에 의한 것이다.CCD의 경우 광학소자이므로 PD를 제외한 부분에서 입사되는 빛에
의해 신호전하가 생성되는 것을 방지하기 위해서 수광부인 photo diode를 제외한 부분은 완전히 빛을 차단하기 위해서 optical metal을 사용하게 된다. 여기서 photo diode를 열어주는 window의 크기를 크게 하면 빛을 받는 면적이 증가하므로 입사하는 빛에 대한 응답특성은 증가하나 smear 특성이 나빠지는 문제가 있다. 이러한 window는 각 pixel 마다 균일하여야 한다. 왜냐하면 동일한 입사광량에 대해서 광응답 특성이 동일하기 나타
나야 하기 때문이다.
3. 어떠한 중금속 등에 의한 오염도 있어서는 안된다.
4. etch 공정중에 발생하는 etch damage를 최소화 하여야 한다.
5. 공정(CD, poly/metal의 두께)은 균일해야 한다.
6. 소자를 구성하는 재질의 특성(R, C, BV, 광학특성)이 좋아야 한다.
7. Photo diode상에 남아있는 oxide는 광응답 특성(감도)을 감소시키는 효과가 있으므로 OTR(optical tailoring) 공정으로 이를 제거하여 광응답 특성을 크게한다.

DEFECT 감소를 위한 PROCESS

첫째는 wafer 표면에서 발생하는 문제이다. wafer의 표면에서 발생할 수 있는 문제중 기본적인 것은 OSF(Oxidation induced stacking fault)이다. 이는 공정 중에 CCD가 중금속에 오염되게 되면 OSF부분에서 중금속이 존재하게 되며 (HITACHI 기술자료에 의하면 white defect 발생위치와 OSF가 존재하는 위치가 일치한다고 함.) 이는 결국 white defect의 원인이 된다. 이를 해결하는 방법은 wafer cleaning을 잘하고 gettering을 통하여 보완해야 한다.

둘째는 산화 공정으로 발생된 OSF는 격자간 산소농도 (Oi)에 의하여 발생되므로 활성영역을 Oi농도를 낮출 필요가 있다. 이를 위하여 raw material로써 표면에서 어는 일정한 깊이 (device가 동작하는 영역으로 CCD에서는 saddle point 이상)까지 defect가 발생할 수 없도록 epitaxial wafer 등을 사용하고 또는 이를 개선한 wafer를 사용하여 defect 발생을 막을 수 있도록 하여야 한다.

셋째는 wafer cleaning, thermal cycle, photo resist, ion implantation chamber 등을 진행 한 후 발생하는 중금속 및 defect에 의한 영향을 최소로 줄이기 위하여 gattering 공정이 필요하다. 특히 photo diode 영역에 대한 중금속 및 defect를 최소로 줄일 수 있는 공정개발 이 필요하다. 넷째는 etch 공정에 의하여 발생하는 damage를 최소로 하기 위하여 건식각을 하는 경우에는 damage가 적은 방법을 이용하고 습식각과 같이 low damage공정이 개발되어야 한다.

3.2 CCD의 종류

IT-CCD PhotoDiode(PD)와 Vertical-CCD(VCCD)를 분리하여 형성하고, PD에서 전하를 축적하여 VCCD로 넘긴다. 이 전하들은 Horizontal-CCD(HCCD)로 보내고 Sense AmpS/A)에 의하여 신호 전하를 읽어낸다. PD와 VCCD로 분리하여 형성되기 때문에 감도를 좋게 하기 위해서는 PD를 키우면 VCCD 영역이 좁아져 전하 전송 효율이 나빠지는 문제가 있다. 일반적으로 감도 향상을 위하여 u-lens를 사용한다. 오늘날 대부분의 camcorder에 사용되는 방식이다. FT-CCD 빛을 받아들이는 영역과 전달하는 영역이 기판의 윗부분과 아랫부분으로 구분되어 있는 방식의 CCD를 말한다. 일반적으로 신호전하 buffer가 따로 존재하므로 면적이 IT-CCD 방식에 비해 커지는 단점이 있다. FIT-CCD IT-CCD와 FT-CCD의 장점을 이용한 구조이다. 촬상면은 IT 방식이고 전하 축적은 FT 방식이다. Smear 억제와 전자 shutter에 의하여 동작할 수 있다.

CCD type에 따른 특성 비교

DEVICE	PROs	CONs
IT-CCD(IL-CCD)	Small chip size	Small aperture ratio High smear level Charge reset Production technology
FT-CCD	Horizontal resolution high aperture Shutter possibility	Large chip size High smear level
FIT-CCD	Low smear level	Large chip size Small aperture ratio Prodution technology

3.3 CCD의 구성

CCD는 1969년 Bell Lab의 Boyle, Smith에 의해 그 구조가 제안된 이래 영상 신호를 전기 신호로 바꿔 주는 "전자 눈"의 역할을 하는 반도체 소자이다. 반도체의 눈부신 발전에 힘입어 가정, 교육, 의학, 산업, 우주 산업등에 이르는 응용 분야가 매우 넓다. CCD는 영상 입력을 필요로 하는 분야에서는 중요한 역할을 하고 있으며 사람의 눈, 사진기의 필름과 같은 역할을 하는 반도체 소자이다.

3.4 CCD 동작

CCD는 MOS 소자로서 전위차에 의한 전자의 이동으로 동작한다. CCD는 신호전하가 전송되는 영역에 따라 SCCD (Surface CCD)와 BCCD(Bulk or Burried - CCD)로 나눌 수 있다. SCCD는 동작 영역이 반도체의 표면을 따라 동작하는 것이고 BCCD는 반도체의 내부 영역(Bulk 영역)을 따라 동작한다. 두 경우의 차이에 대해서 아래 [표 1] 에 간략히 나타내었다.

	SCCD	VCCD
CTE	낮다	높다
Charge Handling Capacity	크다	적다

SCCD는 신호전하의 전송 channel이 반도체의 표면에 존재하기 때문에 반도체 표면의 결함등에 의하여 신호전하가 반도체 표면에 존재하는 defect source 등과 재결합 등을 통하여 소멸될 소지가 상당히 크다. 따라서 전하전송 channel이 상대적으로 Si 내부에 존재하는 BCCD 비하여 CTE(Charge Transfer (in)Efficiency : 전하전송(비)효율)이 떨어지게(증가하게) 된다. 그러나 전하를 다룰 수 있는 양은 BCCD에 비해서 상대적으로 매우 크다.

이는 SCCD의 경우 capacitance가 Si bulk에서 동작하는 BCCD의 capacitance에 비하여 매우 크기 때문에 전하를 다룰수 있는 능력이 BCCD에 비해서 상대적으로 크다. 그러나 CCD에서는 일반적으로 중요한 신호 전하를 얼마나 잘 유지-전송 할 수 있느냐가 CCD에서 중요하기 때문에 CTE가 높은 BCCD를 많이 사용한다.

이러한 CCD의 동작 주파수는 매우 높아 deep depletion mode에서 동작한다. MOS에서 deep depletion mode는 gate 전극에 매우 높은 주파수에서 bias를 가하면 gate 전극 밑에는 순간적으로 매우 깊은 depletion 영역이 생기게 된다. 이러한 전위 형태는 시간이 지남에 따라 변하게 된다. 이를 다음에 그림으로 나타내었다.

위) SCCD의 deep depletion mode 동작과 시간에 따른 전위 분포 변화
아래) BCCD의 deep depletion mode 동작과 시간에 따른 전위 분포 변화

위상(PHASE)CLOCK

CCD에서 사용하는 clock는 1,2,3,4 phase clocking을 사용한다. 여기서는 2 phase, 4, phase clocking에 대해서 설명하였다. 일반적으로 IT-CCD에서 사용하는 VCCD와 HCCD의 경우, VCCD는 4 phase clocking, HCCD는 2 phase clocking을 사용한다. 이는 1 line에 해당하는 data가 신호의 뒤섞임이 없이 출력단으로 전부 전송되기 위해서는 HCCD의 clocking이 VCCD의 clocking 보다 훨씬 빨라야 하기 때문이다.

2 PHASE CLOCK

2 phase clocking은 HCCD에서 전하를 빠른 시간에 전송하기 위한 것이다. 이에 대하여 아래에 그림으로 나타내었다. 그림에서 보듯이 HCCD의 전극은 poly gate와 channel 전위가 낮은 poly2 gate를 하나로 묶어 1개의 전극으로 동작시킨다. 일반적으로 poly2 gate 하단부는 외부에서 바이어스가 인가되지 않은 상태에서도 poly1과 poly2 전극하단부에 potential barrier를 형성시켜 주기 위하여 barrier라는 고농도의 p type implant layer를 형성시켜 준다.
이는 poly1 영역의 전위와 ploy2 영역의 전위차가 다르게 형성되는 것을 이용하는 것으로 poly1 보다 poly2 영역의 전위가 낮아 poly1/poly2를 하나의 전극으로 묶으면 같은 전극 내에서 전위차를 유지하면서 동작하게 되는 효과를 이용한 것이다. 그림에서 신호 전하들은 HCCD의 전극에 가하는 전압에 따라 channel의 전위가 높은 쪽으로 왼쪽 전극에서 오른쪽 전극 영역으로 이동한다.
HCCD는 VCCD의 다음 신호가 넘어 오기 전에 HCCD 내에 있는 모든 신호를 빼내야 하기 때문에 2 phase clocking을 하게 된다.

4 PHASE CLOCK

다음은 VCCD의 동작에 관한 것이다. VCCD는 4 phase clocking을 한다. 동작 방법은 다음 그림과 같다.
VCCD 는 4 phase clocking을 하며 V1, V3는 poly2를 전극으로 사용하고 V2, V4는 poly1을 전극으로 사용한다. 이는 VCCD가 tri-level 동작을 하기 때문이다.
이는 V1과 V3 전극은 PD 영역의 전하를 VCCD로 읽어내기 위하여 전하를 전송하기 위한 VCCD의 clock과 다른 역할을 하는 부분이 있는데 이것은 V1, V3 전극에 큰 양의 전압을 가하여 PD 영역의 전하를 VCCD로 읽어내는 역할이 있기 때문에 tri-level clocking을 한다.

CHARGE TRANSFER MECHANISM

charge transfer mechanism에는 일반적으로 아래와 같은 3가지 방법이 있다.
첫째는 thermal diffusion에 의한 것이다. 일반적으로 전자는 외부에서 열 에너지를 받으면 이동을 하게 된다. 이러한 방법을 이용한 전하 전송 mechanism을 말한다.
둘째는 self-induced field에 의한 것이다. 전하량이 많은 영역에서 전하량이 적은 영역으로 도핑 농도 차이에 의하여 확산-이동하는 방법을 말한다.
셋째는 fringing field에 의한 것이다. 인접한 두 gate 영역에 전위차가 생기게 되면 이 두 영역 사이에는 Electric field (E-field) 차이가 발생하게 된다.
이러한 E-field에 의하여 전위가 낮은 쪽에서 높은 쪽으로 전자가 이동하게 된다.(전자의 흐름은 전류의 반대방향이다.) CCD에서 전하를 전송하는 mechanism은 대부분 이와 같은 fringing field에 의하여 신호전하를 전송한다.

3.5 CCD의 특성

QSAT

CCD에서 다룰 수 있는 신호 전하의 양은 설계, 공정에 의하여 일정하게 정해진다.이러한 이유로 CCD에서 최대로 다룰 수 있는 신호 전하의 양을 saturation signal charge라 하며 PD, VCCD, HCCD에서 다룰 수 있는 신호량은 각각 다르다. 그 양의 크기는 PD < VCCD < HCCD으로 설계한다

Blooming

Blooming은 광원 주위가 훤하게 퍼져 보이는 것으로 신호 전하의 양이 CCD에서 다룰수 있는 양보다 많을 때 나타나는 현상이다. Smear

Smear는 입사하는 빛이 CCD의 PD에 수직이 아닌 어느 이상의 각을 가진 경우에 인접한 pixel로 스며들어 나타나는 현상으로 영상을 통하여 보면 광원을 중심으로 위-아래로 빛에 대한 꼬리를 끄는 모양으로 나타난다.

VOFD(Vertical Over Flow Drain)

입사한 빛에 의하여 생성된 신호 전하의 양이 아주 많은 경우에 발생하는 blooming과 smear<이에 대한 영향도 있음>에 대한 문제들을 해결하기 위하여 사용되는 방법으로 필요이상의 양에 대하여 수직 방향<기판 쪽>으로 전하를 빼어주는 방법이다.

photo diode에 입사한 빛의 양이 많을 때 PD에서 다룰 수 있는 양보다 아주 많으면 PD 영역에서 VCCD로 넘치게 된다. 이렇게 되면 blooming이 생기게 되는데 이러한 현상을 방지하기 위하여 반도체의 뒷면으로 넘치는 양을 빼주기 위하여 기판에 전압을 가한다. 이 전압에 의하여 PD에서 넘치는 양은 다음 그림과 같이 흐르게 된다. 이와 같이 포화량 이상의 양을 얼마나 잘 빼주느냐에 따라 blooming 능력이 우수한지 아닌지를 평가할 수 있다.

Sensitivity

CCD에서 감도는 매우 중요한 특성 가운데 하나이다. 한 개의 photon에 의하여 생성된 EHP에 대하여 전자를 얼마 만큼의 전위차로 읽어 낼수 있는가 하는 것이다. 감도 대 조도의 특성을 아래에 그림으로 나타내었다.

DEFECT

CCD에서 중요한 특성 가운데 하나인 defect에는 여러 가지가 있다. 그 가운데 가장 중요한 몇가지를 살펴보면 white defect(백점), black defect(흑점), white line(백선), black line(흑선) 등이 있다. 이 가운데 결함과 공정 중에 발생하는 오염 등에 의하여 나타나는 white defect는 CCD에 의한 영상을 볼 때 하얀 점들로 나타나 보이는 결함이다. black defect는 공정 중에 발생하는 문제로 pixel 영역에 이물질 등에 의하여 입사하는 빛을 다른 pixel과 비교하여 적게 받아들일 때 화면에 검은 점의 형태로 보이는 것이다. white/black line이 나타나 보이는 것은 poly와 poly 사이의 문제, CCD의 V-H interface 영역의 narrow channel effect등에 의하여 나타나는 결함이다.

LAG

LAG는 잔상으로 사람이 어떤 물체를 보고 다른 물체를 보았을 때 방금 전에 본 영상이 남아 보이는 것과 같은 것으로 CCD에서 잔상은 돗자리 형태로 나타나는 결함이다.

reference picture

smear

blooming

white defect

3.6 CCD PROCESS INTEGRATION

CCD는 다음과 같이 세 부분으로 구성되어 있다. 수광부인 PhotoDiode, 전하전송부 (signal electron transfer region)인 Vertical-CCD(VCCD), Horizontal-CCD(HCCD), 신호출력부(output sensing amp region)인 Floating Diffustion, Reset Gate, Output Gate, Sense Amp로 구성이 된다.